数字音频流的FPGA编码程序设计(2)
1．2 课题研究意义
广播节目信号由广播中心演播室产生，经过编辑和总控后，与其他节目信号一起进行复用，经过信道编码以后通过卫星进行发送。调频发射端接收卫星传来的AES/EBU格式信号，对音频进行解码后，由调频发射机发出射频信号[ 4]。为了保证发射台正常工作，信号检测始终是发射台的一项重要工作，而人工检测的方式过程繁琐且工作效率低[ 5 ]。本文课题研究的内容是利用FPGA可编程逻辑器件对数字音频流信号进行编解码以便在接收时能够方便地快速识别。
1. 3 文章思路安排
本文的组织架构为：
第一章为文章的绪论，主要说明课题的国内外研究现状，课题主要研究内容，并且对本文的行文思路做了一个具体的阐述；
第二章对FPGA和数字电路逻辑设计做了一个简单的介绍；
第三章详细介绍了AES/EBU接口状态以及信号中各个信号位的作用；
第四章是本文的核心内容，主要介绍了数字音频流如何在FPGA中进行编解码（附上部分Verilog程序以做说明）；
第五章是在FPGA上进行程序测试，并给出最终结果。
2 FPGA和数字电路设计介绍
2．1 FPGA介绍
FPGA（Field－Programmable Gate Array）全称为现场可编程门阵列。随着电子技术的发展，在PAL、GAL、CPLD可编程器件诞生后，又研制出了FPGA。FPGA的诞生不仅解决了可编程器件门电路数会受到限制的缺陷，还能够克服定制电路的不足之处。它可以说是一种半定制电路，适用于专用集成电路（ASIC）领域。最新研制的FPGA集合了中央处理器的内核，这样就可以在一片FPGA上实现软件和硬件的协同设计，也让可编程系统有了足够的硬件支撑。FPGA既继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了普通ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选[ 6]。
FPGA的开发有别于单片机、PC机的开发。FPGA主要通过VHDL、Verilog等硬件描述语言来编写程序，它主要是进行并行运算，而单片机、PC机的开发则采用了顺序操作的方式。FPGA开发可以从多个地方入手，比如逻辑实现、模块分层、顶层设计、软硬件调试等。
FPGA的设计主要要遵从三个原则。第一个原则是速度和面积的互换：速度——FPGA最高的工作频率，面积——FPGA的芯片资源。理想情况是用最小的面积达到最快的速度，但实际中需要进行速度和面积的取舍。速度换面积能够降低成本，这需要用到流水线设计。流水线设计会对FPGA设计进行改造，用一些小的复用单元来代替重复使用但使用次数不尽相同的模块，这样就可以将具有优势的速度转换为面积。面积换速度能够提高产品性能，但是会提高成本。
第二个原则是硬件可实现，即使用表述述硬件结构的硬件描述语言来实现程序的开发。
第三个原则是同步设计。FPGA的电路结构分为同步和异步两种形式。同步与异步相比，由于它的输出是在时钟边沿触发了触发器而产生的，这样就能很好地避免了异步无法避免的毛刺问题。
2．2 数字电路设计方法——自顶向下
自顶向下的模块化设计方法，这里的“顶”指的是系统的总功能，它是由设计者
最初提出的总要求，较为抽象；“向下”指的是根据系统总要求，将系统分解为若干
个子系统，再将每个子系统分解为若干个功能模块，直到分成许多各具特定子功能的基本模块为止[7]。这些基本模块不仅容易实现，而且功能较为简洁。当模块确定后进行反分解后互连便能够完成系统设计。