ADC中高速比较器的设计+文献综述(2)
一般地，电子类产品的控制信号与处理信号是数字信号，而现实世界存在的以及电子产品间的通信信号为连续变化的模拟信号，这就需要将模拟信号转换为可以被处理的数字信号。模拟信号先经传感器转化为电信号的模拟量，再经过模数转换器（Analog-to-Digital Converter : ADC）转换为数字电路的控制信号和处理信号。可见，模数转换器是模拟世界与数字领域的桥梁，是通信技术、网络技术以及电子技术发展必不可少的关键器件。
而比较器是ADC的核心模块，其速度、功耗和失调对ADC的速度、精度有至关重要的影响[1,2]。因此，提高比较器的速度，降低比较器的功耗，能够提升电路的整体性能。传统的比较器很难同时满足ADC对速度和功耗的要求，因此，需要对传统的比较器进行改进，以满足ADC的性能要求。
现在主要的CMOS比较器结构有：开环比较器、开关电容比较器、再生锁存比较器和预放大再生锁存比较器。开环比较器结构简单，但有大的失调和较高的噪声，而且在高速运用时，功耗较大；迟滞比较器应用于闭环，速度受限；可再生锁存比较器再生速度高，然而失调电压大，限制了它在高精度中的应用。利用再生锁存器的高速锁存特点，根据预放大理论，在锁存电路前加一级前置放大器，能够达到高速高精度的要求。但传统的CMOS预放大再生比较器功耗高，回馈噪声大，不能直接比较差分信号。本课题研究的目的就是设计一种用于差动电路的高速低功耗比较器电路，并采取一定的措施，有效抑制回馈噪声。
1.2 比较器的发展历史及研究现状
关于比较器的研究，各期刊均有报道[3～13]。文献[3]采用65nm CMOS工艺，电源电压1.2V，实现了工作频率可高达7GHz，功耗1.3mW的再生锁存比较器电路；[4]采用IBM 90nm CMOS 工艺，电源电压1.2V，实现了一种工作频率6GHz，功耗240μW的高速比较器；文献[5]采用90nm工艺，实现了一种采样频率高达5.78GHz，功耗只有33.2μW的高速比较器；文献[6]采用低功耗65nm CMOS工艺技术，在电源电压1.2V，工作频率5GHz时，功耗 2.88mW，在电源电压0.65V，工作频率0.6GHz时，功耗128μW；文献[7]采用120nm CMOS 工艺，电源电压1.5V，实现了一种工作频率4GHz，功耗812μW的比较器；文献[8]采用0.18μm数字CMOS工艺，电源电压1.8V，实现了一种采样频率3.84GHz，功耗1.85mW的再生比较器；文献[9]采用0.12μm CMOS工艺，电源电压1.5V，实现了3GHz工作频率，584μW的再生锁存比较器；文献[10]采用120nm CMOS工艺，电源电压1.5V，设计一个工作频率2GHz，功耗360μW的比较器；文献[11]采用TSMC 0.18 CMOS工艺模型，设计了一种时钟频率1GHz，失调电压只有0.9mV的高速低失调比较器；文献[12]采用 120nm工艺，电源电压1.5V，设计了一种工作频率1GHz，功耗160μW，失调电压10mV 的开关电容锁存比较器；文献[13]采用90 nm 9M1P CMOS技术，电源电压1.2V，实现了一种工作频率500MHz，功耗39μW，失调电压3.8mV的低失调锁存比较器。
综合比较器的发展情况可以看出，高速低功耗设计是比较器发展的一种主要趋势。高速低功耗比较器已被研究多年，工业上已经有成熟商业产品[14,15]，然而其性能改进的仍然被不断探索着。
1.3 本文的组织结构
本论文的研究任务是采用SMIC 0.065μm 1P10M工艺，电源电压1.2V，设计一种应用于SAR ADC的比较器。本论文主要着力于比较器的速度、功耗及回馈噪声性能的改进。论文的章节安排如下：
第一章首先介绍了高速低功耗比较器的研究背景，说明了其市场需求和前景，并分析了目前国内外高速低功耗比较器的研究水平，最后说明了本次设计的条件及目标。
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