基于FPGA的异步FIFO设计+文献综述(2)
1 绪论
1.1 本课题研究背景及意义
在20世纪80年代初对FIFO存储器的容量和速度需求较低，所以当时的FIFO芯片是基于移位寄存器的中规模集成（MSI）器件，由于芯片在容量不太大，所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成（LSI）电路，它的内部存储装置使用的是双端口RAM，具有输入和输出两套数据线。由于采用RAM结构，写入到读出数据的延迟时间将大大降低。这种芯片能在存储宽度和深度上有了很大的发展。目前，为了通过内部仲裁单元控制器件的读写及自动刷新操作来提高芯片容量，使用内部存储单元使用动态RAM，而不是静态RAM，并在芯片内部集成刷新电路。
随着微电子技术的飞速发展，新一代的FIFO芯片容量越来越大，速度越来越快，体积也越来越小。美国IDT公司已经推出运行速度高达225MHz，电压低至2.5V，可在业内各种配置下实现业内最大数据流量高达9 Mb的FIFO系列。Cypress Semiconductor公司推出具有80位宽的BEAST型的高性能FIFO存储器，它的带宽高达300bps，可以工作在200 MHz频率下；Honeywell公司推出了一种基于SOI的FIFO存储器，它采用专门的抗辐射加固工艺和设计版图，主要用于军事系统和高辐射的空间环境中；FIFO芯片的最新产品是IDT公司推出的多队列FIFO存储器系列，它使用集成的嵌入式FIFO存储器核和高速队列逻辑来构成块结构。它的数据读写速度可达到200 MHz，存储时间也只有3.6 ns，可以通过最多八个器件的连接来实现容量深度的扩展和队列扩展[14]。目前在国内大部分集成芯片中，单独做FIFO芯片的很少，国内的一些研究所和厂商也开发了FIFO电路，但还远不能满足市场和军事需求。因此，对于异步FIFO的研究对于我国市场和军事方面有着重大意义。
1.2 国内外相关技术发展现状
1.3 论文的主要内容及章节安排
本文共分为五部分介绍了基于FPGA的异步FIFO 电路设计方法。第一部分首先对FPGA技术和异步FIFO进行简单介绍，然后介绍相关技术的研究现状及存在的问题；第二部分介绍异步FIFO的设计要求及基本原理；第三部分主要是对各个模块的设计与实现进行描述；第四部分为时序仿真的方法及测试的描述，完成设计任务。最后对本次毕业设计进行归纳，总结所得成果和存在的不足。
2 异步FIFO设计要求及基本原理
2．1 异步FIFO设计要求
本设计要求以Quartus II作为FPGA的开发环境，选用美国ALTERA公司FPGA为目标器件，设计一个异步FIFO电路。要求异步FIFO的双端口存储容量为64个单元，每个单元为8位，采用VHDL语言，编写实现异步FIFO各功能模块程序，使其具有满、半满、空及复位标志位逻辑产生功能。
复位后，通过读写使能控制读写操作。当写时钟脉冲上升沿到来时，根据是否写入一个八位数据到RAM中来判断写信号是否有效；当读时钟脉冲上升沿到来时，根据是否能够从RAM中把一个八位数据读取出来来判断读信号是否有效。当RAM中数据写满时产生一个写满标志，无法再往RAM中写入数据；当RAM中数据读空时产生一个读空标志，无法读取RAM中的数据。
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