2  方案的设计

2.1  基于单片机的方案

通过单片机来独自完成，在利用单片机的内部计数器和软件等共同控制的前提下，并且设定在一定时间内，然后将外部测试信号和内部时钟的周期信号在单片机内部的俩个计数器中同一时间计数，并将计数的结果暂时存放在单片机的内部。最后计数结束，我们可以通过从单片机的计算得道测量结果。

2.2  基于CPLD的方案

通过CPLD来独自完成的，利用VHDL中的硬件描述语言，以及对CPLD内部多彩的数据样式和层次化的结构模型的利用，来对全部系统进行有序的逻辑设计并且能够利用计算机对它进行仿真，如果生成符合实现数字逻辑的要求的话，我们就可以将它下载到可编程逻辑器件中去。

2.3  基于CPLD和单片机的方案

通过CPLD和单片机共同组合来完成的，我们可以利用CPLD速度快、可靠性高来对待测信号的测量和对基准时钟的计数部分。我们如若完成全部系统的控制和数据处理，只需要利用单片机的灵活的逻辑控制能力以及强大的数据处理能力即可。

2.4  方案的论证与选择

依本次设计的具体要求，测频范围需在1Hz-1MHz内，因为单片机工作时会受到频率和内部计数器位数的局限，所以不能够达到速度快、精度准的测频要求，所以方案一不满足本次设计的要求。然而等精度数字频率计包含的计算有加减乘除，动用的资源较大，但CPLD本身的资源却很少，所以在进行计数的同时还要完成兆以上的乘除运算的话，会需要大量的消耗，所以方案二也不应该采取。除此之外的硬件资源，用一般中小规模CPLD芯片也难以实现。

然而此次设计是PLD课的改项目，所以设计的重点是要突显CPLD的编程能力，同时也需要思考CPLD与其他器件混合运用的综合能力。所以我选择以CPLD为主，以单片机为次来完成此次设计。对频率计最重要的“计数”模块完成而言，我们需要利用定时精确和具有高速性的CPLD来完成，并让单片机来对测频数据计算和数码管显示位控制的实现。显示部分由CPLD来完成，是为了让CPLD的资源得到充分利用。来!自~吹冰论-文|网www.chuibin.com

硬件电路的组成框图如下图所示，由多个功能模块组成了全部测评系统，组成结构有单片机模块、CPLD模块、信号放大整形模块、显示模块、电源模块和其他电路组成。除去电源电路、放大整形、数码显示和和标准频率信号以外，剩下的模块可以在芯片CPLD中集成，且可以通过硬件描述语言VHDL来描述各逻辑模块的功能。最后我们为了实现系统的设计需要，可以借助EDA开发平台来对Quartus II设计文件智能地完成逻辑编译、逻辑化简、综合及优化、逻辑仿真，并对芯片CPLD进行编程，来实现系统的设计需要。