采用Serial Rapid IO机制的DSP与FPGA高速数据传输系统设计(5)
2、全集成化：Quartus II的设计输入、逻辑综合、布局布线、仿真校验和编程下载等功能都全部集成在统一的开发环境下，可以加快动态开发和调试，缩短开发周期。
3、硬件描述语言(HDL)：QuartusII支持各种HDL输入选项，包括VHDL，Verilog HDL和Altera的硬件描述语言AHDL。
4、丰富的设计库：Quartus II提供丰富的库单元供设计者调用，其中包括各类常用的基本数字器件，以及参数化的宏单元模块(MegaFunction)。
在本系统设计中，采用了国际上通用的VHDL语言对某些具有特定功能的逻辑模块进行设计。VHDL(Very High Speed Integrated Circuit Hardware Description Language)，即甚高速集成电路硬件描述语言，已经成为一个电子电路和系统的描述、建模、综合的工业标准。它具有强大的语言结构，可以用简洁明确的代码描述来进行复杂控制逻辑的设计。它具有多层次的设计描述功能，支持设计库和可重复使用元件的生成。
3.2.3 Code Composer Studio v5简介
Code Composer Studio 包含一整套用于开发和调试嵌入式应用的工具。它包含适用于每个 TI 器件系列的编译器、源码编辑器、项目构建环境、调试器、描述器、仿真器以及多种其它功能。
4 系统硬件设计
本次硬件电路要实现与TMS320C6678的物理通信，主要包括实现分速功能的串并转换器，FPGA控制电路，时钟和电源四部分。结构如图7所示。
图7 硬件电路结构图
4.1 芯片选择与介绍
由于处理接收到的信号时，是将电压或电流信号转化为相应的0或1，因此，芯片在选择时要除要满足所需指标外，还要满足电气匹配。
4.1.1 FPGA控制电路
本次设计采用Altera公司生产的Cyclone III系列产品EP3C25Q240C8N。Cyclone III 系列实现了低功耗、低成本和高性能。利用TSMC的65nm低功耗(LP)工艺，Cyclone III FPGA提供丰富的逻辑、存储器和DSP功能，功耗更低。在可编程逻辑发展历史中，Cyclone III FPGA比其他低成本FPGA系列能够支持实现更多的应用。
Cyclone III器件系列包括20个全局时钟网络。可以通过专用时钟引脚，用户逻辑，锁相环来驱动时钟。 Cyclone III器件系列包括了四锁相环，每个锁相环带有五个输出提供强大的时钟管理和同步。可以使用锁相环来管理外部系统时钟和I/ O的接口。
Cyclone III器件系列有8个I/ O库。所有I / O库支持单端和差分IO，如图所示。
图8 IO特性
热插拔功能允许同一块PCB上，FPGA与3.3 V，2.5 V，1.8 V，1.5 V或1.2 V多种器件的互联。 Cyclone III器件系列热插拔功能消除了对其他设备上电顺序的要求。
4.1.2 串并转换器
（1）简介
TLK3101是一个千兆位收发器收发器家族的一员，用在超高速双向点至点数据传输系统。TLK3101支持有效的串行接口速率2.5 Gbps至3.125 Gbps，可提供高达2.5 Gbps的数据带宽。与TLK1501功能相同(0.6 Gbps至1.5 Gbps收发器)，TLK2501，1.6 Gbps至2.5Gbps收发器，提供广泛的高性能解决方案，板级结构物明显变化。与以上两者不同的是，TLK3101内部整合了终端电阻。
该芯片的主要应用是提供超高速点至点的基带数据传输通道，媒介阻抗为50Ω。传输介质可以是印刷电路板，铜电缆或光缆。数据传输的最大速率和距离依赖于媒体的衰减特性和噪声耦合环境。
此装置也可以通过减少路径数目，连接管脚和收发管脚来取代并行数据传输体系结构。载入收发器的并行数据通过串行通道传送，它可以是一个同轴铜芯电缆，控制阻抗背板，或光链路。它然后被改造成其原始的并行格式。通过目前方案提供了高能源并缩减了成本，以及在未来的可扩展的更高传输率。
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