则输出信号的频率分辨率取决于基准时钟频率 fc 和相位累加器位数 N 两个因素。由奈奎斯特 采样定理知，输出信号的频率不能超过系统时钟频率的一半[6]，即：

但在实际应用中为保证输出信号的质量，进一步避免混叠，往往将输出信号的上限频率设定 为采样频率的三分之一[18]。

2。4 FPGA 技术

2。4。1 FPGA 的设计流程

现场可编程门阵列（FPGA）衍生于 PAL、GAL、CPLD 等可编程器件，其性质上属于专 用集成电路领域中的一种半定制电路；是提高小批量系统的集成度和可靠度的最佳选择之一 [7]。本课题所使用的 EDA 工具是 Altera 公司开发的 Quartus II 软件，它具有 FPGA 和 CPLD 开发流程所涉及的所有工具和第三方软件接口[8]，可以轻易满足用户的设计需求。软件提供 了可编程片上系统（SOPC）的综合环境，设计人员使用软件时可以以更高的水平进行抽象化 的设计并衡量可编程片上系统的整体体系结构。Quartus II 软件还支持模块化设计，单独设计、 优化模块后可将其整合到顶层模块中，并且在整合过程中系统不会出现过多的性能损失，亦 能实现资源的充分利用且有效缩短了设计周期。来,自,优.尔:论;文*网www.chuibin.com +QQ752018766-

Quartus II 软件不仅支持自底向上（Bottom-Up）的设计方法，也支持自顶向下（Top-Down）

[5]。传统的电路系统多采用“搭积木”的自底向上式的思想，这种思想所设计出的系统不仅

元件种类和数量多，而且设计效率低下，体积大功耗大，结构的可靠性也较差，因此现代电 路系统的设计大多通过 EDA 工具采用自顶向下的设计方法来实现各系统功能。

一般的 FPGA 设计流程是指利用 EDA 开发软件和编程工具对 FPGA 芯片进行开发的过 程，如图 2。5 所示，其主要步骤包括电路功能设计、设计输入、仿真、综合等[19]。