数字相关器技术国内外研究现状
除了传统的数字相关器的设计思路，《基于FPGA的高速数字相关器的设计》一文还给我们提供了更加有效的设计方法[6]。设计采用流水线技术，研究了基于FPGA 的高速数字相关器的设计方法，并给出了MAX+PLUSII 环境下的仿真结果。比如在16 位并行数字相关器中，由于实现16 位并行相关器需要的乘积项、或门过多，因此为降低耗用资源，可以分解为4 个4 位相关器，然后用两级加法器相加得到全部16 位的相关结果。如果直接实现该电路，整个运算至少要经过三级门延时。随着相关数目的增加，速度还将进一步降低。为提高速度，采用“流水线技术”进行设计，模块中对每一步运算结果都进行锁存，按照时钟节拍逐级完成运算的全过程。虽然每组输入值需要经过三个节拍后才能得到运算结果，但是，每个节拍都有一组新值输入到第一级运算电路，每级运算电路上都有一组数据同时进行运算，每步运算花费的时间只有一个时钟周期，从而使系统工作速度基本等于时钟工作频率。6141
2 目前数字相关器FPGA实现方法
用FPGA实现的数字相关器是由移位寄存器、相乘器（有的可以使用门电路）、累加模块组成。在时钟的驱动下, 将进人相关器的信号进入一个长度为本地基准码长度的移位寄存器, 将相对应位置的数据与码相乘, 乘过码的数据再送入累加器, 将个数据按有符号数形式进行相加,得到的就是匹配的峰值。如果操作的伪随机码是双极型的，某时刻产生的相关值还会出现负值。具体的相关器结构如图1所示。
除此之外，在位数比较高的数字相关器中，由于实现其需要的乘积项或者门过多，因此为降低耗用资源，可以分解为多个低位相关器，然后用几级加法器相加得到全部的相关结果，其结构图如图2所示，如果直接实现该电路，整个运算至少要经过多级门延时[8]。随着相关数目的增加，速度还将进一步降低。为提高速度，采用“流水线技术”进行设计，模块中对每一步运算结果都进行锁存，按照时钟节拍逐级完成运算的全过程。每个节拍都有一组新值输入到第一级运算电路，每级运算电路上都有一组数据同时进行运算，所以总的来讲，每步运算花费的时间只有一个时钟周期，从而使系统工作速度基本等于时钟工作频率。
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