基于blackfin DSP视频字符叠加的实现(7)
图3.7 Blackfin BF561功能模块框图
根据ADSP-BF561的上述特点，本设计中的视频处理模块所用的芯片为Blackfin DSP。由于视频字符叠加器的实现是基于ADSP的，因此，对于ADSP的硬件设计显得格外重要，以下主要介绍硬件设计中要注意的几个问题。
对于未使用的管脚的连接方法：原则上，未使用的管脚应该直接或通过上拉、下拉电阻与VDDEXT、GND相连，电阻值要大于10k欧姆。所有的I/O管脚在硬件复位时为输入状态。
3．4 数据存储模块
ADSP-BF561 把存储器视为一个统一的4GBytes 的地址空间，使用32 位地址。所有的资源，包括内部存储器、外部存储器和I/O 控制寄存器，都占据公共地址空间中相应的部分，并且各自独立。此地址空间的各部分存储器按分级结构排列，以提供高性能价格比。一些非常快速、低延迟的存储器（如CACHE 或SRAM）的位置非常接近处理器，而更大的、低成本低性能的存储器远离处理器。ADSP-BF561内部/外部存储器映射参见图3.8。
图3.8 ADSP-BF561内部/外部存储器映射[6]
ADSP-BF561外部存储器通过外部总线接口单元(EBIU)进行访问。此接口可与多达4 个bank 的同步DRAM（SDRAM），或与多达4 个异步存储设备（包括FLASH、EPROM、ROM、SRAM 和存储器映射I/O 设备等）无缝连接。
BF561评估板包括两种外部存储器，SDRAM和FLASH。DSP运算过程中产生的数据和视频图像信息通过SDRAM保存，DSP上电加载程序则存储在FLASH中。DSP中存储器分配地址单元分为外部存储单元和内部存储单元两部分，外部存储单元分配了SDRAM和4个异步存储器单元地址。内部存储单元分配了指令存储器，数据存储器，便签RAM和高速SRAM存储器单元地址。BF561存储空间为每一个存储单元分配了相应的存储地址。本系统中DSP对外部存储器地址单元分配见图3.9。
图3.9 BF561评估板外部存储器地址[4]
3.4.1 FLASH模块设计
FLASH存储器又称为闪存，是一种具有不挥发性的内存，即在没有电流供应的条件下能够长久保存数据。NOR和NAND是市场上两种主要的非易失性闪存技术。
FLASH用于上电初始时为DSP加载程序，可保证在掉电后，DSP程序不丢失，也可省去DSP处理器内对ROM进行掩膜编程操作。当系统仿真调试通过时，将程序加载到FLASH中。FLASH有串行，并行，SPI等模式。BF561评估板选择了并口FLASH的M29W640D芯片，连接框图如图3.10。
图3.10 BF561与FLASH连接框图[4]
3.4.2 SDRAM模块设计
SDRAM同步动态随机存储器（Synchronous Dynamic Random Access Memory），该存储器内部指令的发送和数据传输都通过同步时钟为基准，为了保证数据不丢失，需不断刷新存储阵列，在SDRAM内部通过自由指定地址进行数据的读写。
SDRAM内部分为多个独立的小块，由地址线BA控制块来选择，再通过行地址线和列地址线，两条地址线分时复用，共同选出一个用于执行读写操作的单元。SDRAM信号分为三类，控制信号，地址选择信号和数据信号。控制信号包括片选信号，同步时钟信号，读写选择信号，数据有效信号等。地址选择信号包括行，列地址选择，行列地址线分时复用，Bank块地址线等。数据信号包括双向数据端口，接收数据有效控制信号等。
本设计使用SDRAM来存储视频处理所得的数据，由于BF561支持与SDRAM的无缝连接，故采用直接相连来处理，采用了MT48LC16M16A2TG-75芯片，连接框图如图3.11。
图3.11 SDRAM原理图[4]
3．5 本章小结
系统硬件的设计与实现是整个系统的基础，硬件设计中需考虑到系统的完整性，分析各个模块性能是否满足系统的需要。本章具体学习和讨论了本系统硬件部分的元器件选择和所选芯片功能实现，并学习了各个硬件模块的系统设计、电路设计和总体电源的分配。