单片机控制FPGA的高速数字采集系统的设计(3)
1.2 国内外研究现状与水平
1.3 数据采集卡主要的性能指标
根据设计要求，本课题研制的数据采集卡主要有以下的技术指标和要求：
（1）单通道模拟输入：信号最高采样率为100MSPS；
（2）分辨率：12 bit；
（3）支持电平，上升沿下降沿等常见触发；
（4）12路数字I/O输出。
1.4 本文主要研究工作和难点
论文主要的任务是完成单片机基于FPGA的高速数据采集系统的设计，并且针对具体的方案讨论如何提高采集的性能。此处对于后面的研究设计中有重要的意义，具体研究设计内容如下：
（1）数据采集卡的整体设计方案选择和芯片选型。
（2）各个芯片间数据通讯方案的选择，各部分彼此处理速度分析。
（3）相关调试仿真。
（4）前段采集与FPGA预处理，整个系统的逻辑控制。
主要的难点：
（1）前端电路的设计。
（2）大容量FIFO的制作。
（2）FPGA时序的约束。
（3）FPGA程序的编写。
（4）FPGA与ARM的通信。
第二章 系统设计方案和主要器件选型
2.1 系统设计方案
数据采集系统，它在自动检测、生产控制、通信、信号处理等领域占有极其重要的地位。而在高速数据采集系统更是航天雷达制导动态监测等高技术领域的关键技术。高速数据采集系统中的采样频率一般在几十MHz到几百MHz，而微机系统由于操作速度的限制，不能够直接参与数据传输。
整个系统的主要功能包括AD转换、能够独立控制AD工作。该系统由前端模拟通道、FPGA数据采集预处理、和ARM数据处理显示三部分组成。前端模拟通道主要用于把模拟数据调理到AD9235的电压输入范围。FPGA数据采集预处理分为AD数据采集、SDRAM控制器和ARM数据交换三个部分。采集的数据经过AD转换后在FPGA中缓冲，缓冲之后传给片外SDRAM存储，再输给ARM。ARM数据处理显示部分主要将FPGA采集的数据显示于显示器中。
具体数据采集系统的结构图如下所示：
2.2 ADC芯片选型
AD9235 特性：
+3 V单电源供电（2.7 V至3.6 V）
信噪比（SNR）：70 dBc（至Nyquist频率、65 MSPS）
无杂散动态范围（SFDR）：85 dBc（至Nyquist频率、65 MSPS）
低功耗：300 mW （65 MSPS）
片内基准电压源和SHA
差分输入、500 MHz带宽
微分非线性（DNL）：±0.4 LSB
灵活的模拟输入范围：1 V p-p至2 V p-p
数据格式：偏移二进制或二进制补码
时钟占空比稳定器
引脚排列可升级至AD9215、AD9236、AD9245
AD9235属于单芯片、12位、20/40/65 MSPS模数转换器（ADC）系列，采用3 V单电源供电，该系列均内置一个高性能采样保持放大器（SHA）和基准电压源。AD9235采用多级差分流水线架构，内置输出纠错逻辑，在20/40/65 MSPS数据速率时可提供12位精度,并保证在整个工作温度范围内无失码。
利用宽带宽、真差分采样保持放大器（SHA），用户可以选择包括单端应用在内的各种输入范围和偏移。该器件适用于在连续通道中切换满量程电平的多路复用系统，以及采用远超过Nyquist速率的频率对单通道输入进行采样。与以前的模数转换器相比，AD9235的功耗与成本均有所降低，适用于通信、成像和医疗超声等应用。
采用一个单端时钟输入来控制所有内部转换周期。一个占空比稳定器（DCS）用来补偿较大的时钟占空比波动，同时保持出色的ADC总体性能。数字输出数据格式为标准二进制或二进制补码。超量程（OTR）信号表示溢出状况，可由最高有效位来确定是下溢还是上溢。
AD9235采用先进的CMOS工艺制造，提供28引脚超薄紧缩小型封装（TSSOP）和32引脚芯片级封装（LFCSP），额定温度范围为-40°C至+85°C工业温度范围。[2,3]
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