VHDL基于FPGA的数字频率计设计+源代码+仿真图(2)
QuartusⅡ是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，包含自有的仿真器及综合器，可以完成从设计输入到硬件配置的完整PLD流程的设计工作。具有接口统一，运行速度快，易学易用，功能集中等特点。
数字频率计是数字电路中的一个比较典型的应用，实际的硬件设计用到的器件较多，连线较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。伴随着复杂可编程逻辑器件（CPLD）的应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性[1]。采用VHDL编程设计并实现的数字频率计，除了被测信号的整形部分、按键输入部分以及数码显示部分之外，其余全部都在一个FPGA芯片上实现，从而使整个系统非常精简，并且具有现场可更改操作的灵活性。
本设计采用EDA自顶向下的设计方法来完成数字频率计的设计，即通过VHDL硬件描述语言来完成的设计，用FPGA来实现。该数字频率计的测频范围为0-100MHz，测量结果用带小数点的数码管显示，并设置发光二级管来显示量程状态信息，具有精确、抗干扰性强、可靠、现场可编程和高速等特点。
1. 数字频率计的研究意义及现状
1.1 数字频率计的研究意义
数字频率计是一种在众多领域都有广泛应用的测量仪器，它是利用数字电路制成的实现对周期性变化信号频率进行测量的仪器，是近代电子技术领域的重要测量工具之一[2]。它是一种以十进制数字表示被测信号频率的数字测量仪器，主要功能是测量各类信号以及其它各种单位时间内变化的物理量。在进行数字电路的设计、安装、模拟、调试过程中，由于其使用十进制数显示，测量迅速并且精度高，结果直观，所以数字频率计在各个领域被广泛应用。
1.2 数字频率计的研究现状
由于大规模和超大规模数字集成电路技术、数据通信技术与单片机技术的结合，数字频率计发展进入了智能化和微型化的新阶段。其功能进一步扩大，除了测量频率、频率比、周期、时间、相位、相位差等基本功能外，还具有自捡、自校、自诊断、数理统计、计算方均根值、资料存储和数据通信等功能。此外，还能测量电流、阻抗、电压、波形和功率等物理量。
国际上数字频率计有多种，按频段可以分为（1）低速计数器：最高计数频率小于10MHz；（2）中速计数器：最高计数频率10-100MHz；（3）高速计数器：最高计数频率大于100MHz；（4）微波频率计数器：测频范围1至80GHz或更高。国际国内通用数字频率计的主要技术参数如下：
(1)频率测量范围，低端大部分从10Hz起始；高端则根据型号不同而不同。因此高端频率大多是确定高、中、低速计数器的依据。如果装配相应型号的变频器，各种类型的数字频率计的测量上限频率，可扩展十倍甚至几十倍。
(2)周期测量范围，数字频率计最大的测量周期，一般为10s，可测周期的最小时间，依不同类型的频率计而定。低速通用计数器最小时间一般为1ms，对中速通用计数器可小到0.1ms（或10s）。
(3)晶体振荡器的频率稳定度，是决定频率计测量误差的一个重要评价指标。可用频率波动、准确度、秒级频率稳定度、时基稳定度等来反映晶体振荡器的性能。
(4)输入灵敏度，输入灵敏度是指在侧频范围内能保证正常工作的最小输入电压。目前通用计数器一般都设计二个输入信道，对于四通道来说，灵敏度大多为50mV，高灵敏度的频率计可达30mV甚至20mV。
(5)输入阻抗，由输入电阻以及输入电容两部分构成。输入阻抗可分为高阻和低阻。一般说来，低速通用计数器应设计成高阻输入；中速通用计数器，测频范围最高端低于100MHz，仍设计为高阻输入；对于高速通用计数器，测频 100MHZ设计成低阻输入，测频 100MHz，设计成高阻输入。
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