VHDL基于FPGA的数字频率计设计+源代码+仿真图(3)
2. 方案论证
测量频率的方法有很多种，常用的有三种：周期测频法、直接测频法、等精度测频法[3]。
方案一：周期测频法
在一定的时间门限 内，如果测得输入信号的脉冲数为 ， 设待测信号的频率为 ，则该信号的频率为
(1)
改变时间T，则可改变测量频率范围。例如，当T=1s时， 则fx=N(Hz)；T=1ms时，则fx=N(KHz)。
方案二：直接测频法
用两组计数器在相同的时间门限内同时计数，测得待测信号的脉冲个数为 、已知的标准频率信号的脉冲个数为 ，设待测信号的频率为 , 已知的标准频率信号的频率为 ；由于测量时间相同，则可得到如下等式：
(2)
从上式可以得出待测频率的公式为
(3)
标准频率比较测量法对测量时产生的时间门限的精度要求不高，对标准频率信号的频率准确度和频率的稳定度要求较高，标准信号的频率越高，测量的精度就比较高。该方法的测量时间误差与时间门限测量法的相同，可能的最大误差为正负一个待测信号的周期。
方案三：等精度测频法
等精度的测量频率方法是对直接测频法的继承。因为其闸门开启时间并不是不变的值，而是被测频信号周期的倍数，也就是与被测频信号同步，所以该测频方法避免了对被测频信号进行计数时产生的1个字的误差，在各个测试频段都实现了等精度测量频率的目的[4]。它的测频原理波形图如图1所示。在测量的过程中，标准信号与被测量信号由两个十进制计数器对它们进行计数。首先在闸门信号源上升沿到来时，计数器不会马上开始计数，直到被测量信号的高电平到时，计数器才开始计数。在闸门下降沿到来时，计数器不会立刻停止计数，而是等到被检测信号的上升沿到时结束计数，从而完成完整的一次测量过程。
图1 等精度测频方法波形图
等精度测频方法的实现也可简化为图2所示。CNT1和CNT2是两个可控计数器，从CNT1的时钟输入端CLK输入标准信号；从CNT2的时钟输入端CLK输入经过整形后的被测信号。如果预置门控信号是高电平时，经过整形的被检测信号的上升沿将通过D触发器Q端的同时启动CNT1和CNT2。CNT1、CNT2也开始对标准的频率信号和经过整形的被检测信号同时进行计数。当预置门信号为低电平的时候，随后来的被测信号的上升沿将使两个计数器一起关闭。
图2 等精度测频实现原理图
等精度测量频率的测量误差和被测信号频率的大小无关，仅仅受闸门时间、标准信号频率的影响，因而对整个测试频段实现了等精度测频，这样就克服了待测量信号的脉冲周期不完整的问题。当闸门开启时间越长，则标准信号频率越高，此时测量频率的误差就会越小。其误差只由标准频率信号产生，与待测量信号的频率无关。最大误差为正负一个标准频率周期[5]。标准信号频率可以由稳定性好的振荡器产生。在测量频率精度不变时，提高标准信号的频率，此时可使闸门时间缩短，即可以提高测试速度。由于一般标准信号的频率都在几十兆赫兹以上，因此误差小于10-6Hz。因此，本设计采用等精度测频方案。
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