信号发生器的FPGA设计与实现+仿真图(3)
(5)
(5)式中， 为前一个 周期的相位值，同理可以得出：
(6)
由以上原理推导公式中得到DDS输出频率信号的频率式计算公式：
(7)
其中， 是频率输入字，即频率控制字，它与系统时钟频率呈正比[5]；是系统基准时钟的频率值；N是相位累加器的数据位宽，也是频率输入字的数据位宽。
DDS的频率分辨率 也即频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。由(7)式得：
(8)
直接数字合成器（DDS）就是根据上述原理而设计的数字控制频率合成器。
2.2 DDS基本结构
DDS是一种全数字的频率合成方法，其基本结构主要由相位累加器、波形ROM、D/A转换器以及低通滤波器（LPF）四部分构成。DDS基本组成结构如图1所示。
图1 DDS基本组成结构图
其中 为系统时钟，K为频率控制字，它作为相位累加器的增量，系统时钟则对相位累加器和D/A转换进行时序控制。相位累加器是DDS技术的核心。相位累加器是由一个N位的加法器和一个N位的寄存器构成的，把前一个时钟信号累加的结果反馈到加法器的输入端实现累加的功能。因此，能够使输出的结果每一个时钟周期都递增K。相位累加器结构如图2所示。
图2 相位累加器结构图
在时钟脉冲的控制下，加法器将频率控制字M与寄存器输出的数据相加，其结果送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟输入时，都对频率控制字进行累加，相位累加器输出的数据就是合成信号的相位。
ROM查找表的功能是把累加器的相位信息转换成为幅值信息[6]。在经过DAC完成数字量到模拟量的转换，DAC输出的阶梯信号再经过低通滤波器的滤除和衰减后，就能够得到频谱纯净的正弦信号。相位幅值转换图如图3所示。
图3 相位幅值转换图
相位累加器所输出的数据作为波形ROM的取样地址，通过查表把存储在波形ROM中的波形取样值（二进制编码）查找出来，将其输出送至D/A转换器，将数字化信号形式的波形幅值转换为要求合成需要频率的模拟量输出。
3. 系统总体设计方案
3.1 信号发生器的技术指标
波形输出：正弦波、方波、三角波和任意波。
波形输出频率范围：0~30MHz。
频率分辨率：0.02Hz。
3.2 技术指标的实现
由公式（7）和（8）知，DDS的输出频率的下限对应于频率控制字K=0的情形，即 。根据奈奎斯特采样定理可得，DDS的输出上限频率为时钟频率的1/2，即 ，但是因为实际上输出低通滤波器的非理想特性，工程上可实现的频率上限为 。即如果参考频率是 ，则DDS的输出频率范围是0~0.4 。
若达到最高输出频率30MHz，则 应为30/0.4=75MHz。要达到这个频率，其外加晶振的频率则要有20MHz。对于本设计而言，N=32， =75MHz（从20MHz晶振经过FPGA内部倍频处理得到）。因为FPGA芯片内部具有锁相环，可以实现倍频功能，具有高稳定性，所以对外部频率的稳定性要求不是很高[7]。