信号发生器的FPGA设计与实现+仿真图(5)
图5 THS5651的连接电路图
THS5651为电流输出型数模转换器，所以后面接了一个运算放大器，用来进行电流电压转换才能够输出模拟电压，更方便观察与调试信号。
4.3 滤波电路
由于造成DDS输出噪声的因素是多方面的，其中包括数字化（相位舍位、幅度量化）所引起的杂散，也包括DAC的非线性等。因此，在FPGA的外围增加滤波部分，用来滤除杂散波形，完善输出波形。
滤波器可以分为无源滤波器和有源滤波器。有源滤波器使用运算放大器，利用的是运放的理想特性可以省去电感从而减小系统的面积。但是由于运放的带宽有限，有源滤波器的也就跟着受到限制。无源滤波器使用分立元件带宽很大，比较适合用于高频的设计。所以本设计使用带宽为十兆赫兹的无源低通滤波器。
工程中经常采用一个可实现的衰减特性来逼近理想特性，使衰减的变化处在规定的容限内。根据不同的逼近原则和衰减特性选择不同频率响应的滤波器[11]。常用的低通滤波器大致可分为：切比雪夫滤波器、巴特沃斯滤波器和椭圆滤波器等。巴特沃斯滤波器的特点是通频带内的相应曲线最大限度平坦，没有起伏。但是在阻带内衰减的比较缓慢，通带与阻带之间的过渡带较宽，对带外干扰信号的衰减作用很弱。切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小，但是在通频带内存在着幅度波动。椭圆型滤波器是在通带和阻带等波纹的一种滤波器。椭圆滤波器与其它类型的滤波器在阶数相同的情况下，有着最小的通带和阻带波动。特别适合将杂散信号滤除，所以本设计选用椭圆滤波器作为低通滤波器。带宽设计为30MHz ，5阶椭圆滤波器电路图如图6所示。
图6 5阶椭圆滤波器电路图
5. 系统软件设计
系统基于模块化设计，整个设计有一个顶层模块，按照功能要求划分为时钟模块、DDS模块和波形产生模块。系统模块设计图如图7所示。
图7 系统模块设计图
DDS模块是整个系统设计的核心模块，分为四个模块即加法器模块、寄存器模块、ROM查找表模块和波形的初始化数据模块。
5.1 时钟模块设计
本设计的DDS模块是高速模块，所以对系统的时钟就有较高的要求，即有较高的频率和稳定性。如果在FPGA的时钟端加高频晶振，不仅时钟不稳定而且功耗较大，费用比较高。Cyclone III系列的FPGA中含有高性能的嵌入式模拟锁相环，此锁相环PLL可以与一输入的时钟信号同步，并以此作为参考信号实现锁相功能，从而输出一至多个同步分频或分频的片内时钟，以供逻辑系统使用。与直接来自外部时钟相比，这种片内时钟能够减少外部干扰；还可以缩短时钟的建立时间和保持时间，是系统高速稳定工作的保证。锁相环PLL元件如图8所示。
图8 锁相环PLL元件
Cyclone III器件中的锁相环能对输入的参考时钟对于某一输出时钟乘以或除以一个因子而输出含小数的精确频率，也可以直接输入所需要输出的频率。
5.2 DDS信号发生器顶层模块设计
DDS信号发生器顶层模块原理图如图9所示。
图9 DDS信号发生器顶层模块原理图
根据基本DDS原理框图作出的电路原理图的顶层设计，其中相位累加器的位宽是32。
图9共有四个元件，其中：
(1)波形数据ROM：data_rom。选取ROM的采样点时应可能的将ROM中的点取大，因为读取ROM中的点时不可避免的会有一些点没有读到，经过仿真与测试，1024个点时得到的波形最好。所以，其中放置一个周期为1024个点的正弦信号波形数据，精度10位，所以输出10位DAC[9..0]与实验系统的高速DAC相接。