基于FPGA的数字存储示波器设计+原理图+流程图(4)
根据设计要求数字存储示波器想要达到的具体性能指标如下：
(1) 带宽：100MHZ
(2) 垂直灵敏度：150mv/div
(3) 垂直分辨率：8位
(4) 存储深度：256B
(5) 采样率：20MSPS(实时来样)
3.4 系统实现方案
根据对系统性能指标的分析，本系统设计主要分为以下五个部分：信号前端调理模块、信号采集模块、FPGA控制采样、存储及传输模块、数据信号的实时显示及存储模块。AT89S52单片机控制FPGA进行采样及传输并控制波形信号的实时显示，其中信号调理电路采用高速运放AD811进行波形信号前端处理，高速A/D器件采用TI公司的最高采样速率达20MSaJS的TLC5510芯片，FPGA则采用EP3C5E144C8器件，它可进行内部FIFO的构造，能够满足对采样信号的暂存[12]。
为了完成上述性能指标，本设计采用美国TI公司的新型高速A/D器件TLC5510，它是一种采用CMOS工艺制造的8位高阻抗并行A/D芯片，所提供的最大采样率为20MSa/S。在本设计中输入信号最大频率为500KHZ，所以A/D芯片已经达到并超过了设计要求。由于TLC5510采用了半闪速结构和CMOS工艺，所以器件中减少了大量比较器的数量，并且在高速转换的同时能够保持很低的功耗。在推荐工作条件下，TLC5510的功耗仅为130mW，因为TLC5510不仅具有高速的A/D转换功能，而且还带有内部采样保持电路，所以很大程度上简化了外围电路的设计，同时，由于其内部带有了标准分压电阻，所以可以从+5V的电源获得2V满刻度的基准电压[13]。
3.5 系统主要电路
为了满足输入电压在A/D测量范围之内，必须对输入的信号进行前端信号处理，即信号调理。其电路模块如图5。
图5 A/D前端信号调理电路
本设计采样高速运放AD811对采样信号进行恰当的电压偏置并放大， 再经过RC低通滤波后输入到TLC5510的模拟输入端，从而完成信号采集的前端处理，AD811可处理高达140MHZ带宽的信号，最小建立时问为25ns，电源噪声却只有1.9 nVHz，非常适合用在本设计巾。其中R13为一滑动变阻器，调节它的阻值使AD811无信号输入时输出电压在一幅度范围之内，而且在信号输入后改变它的阻值可以实现波形的上升与下降。运放设计为正向输入使它的放大倍数为A=(R11+R12)/R12=2倍[14]。
经过信号调理电路后的模拟量直接输入至ND芯片进行模数转换并把转换后的数字信号传送给FPGA，其电路模块如图6所示。
图6 TLC5510构成的A/D采集电路
FPGA采用Cyclone III系列的EP3C5E144C8芯片，其最大时钟频率可达100M，且内部含有576个逻辑单元(Logic elements)，含有6144bits的内部RAM单元，可进行内部静态RAM的构造。这对于本设计所提出的性能指标来说已经足够。由于FPGA掉电后数据即丢失，不可掉电保存烧录的代码，则需要加入相关电路。本设计采用AT89C51单片机和24C128对它进行配置，上电后单片机从24C128中读取Quartus II转换的代码格式，传送给FPGA，FPGA即可正常工作。
图7 FPGA外围电路
FPGA根据单片机对实际波形的要求配合提供A/D转换所需要的时钟信号，并在FPGA内部构造一个256B大小的FIFO(First In and First Out，即先进先出存储器)完成对采样信号的暂存，存储满后发一"FULL"信号给单片机，单片机根据此信号读取FPGA内部RAM中的数据，并在液晶中显示所采集的波形。
3.6 单片机控制FPGA采样及数据存储
单片机主要负责命令FPGA采样及把采样数据存到内存中并调用画图程序显示采样信号，在显示屏有按键按下时它根据按下键的值转入相应的处理子程序，RS触发器负责控制FIFO_RAM的读写，当“start”为“0”且RS为“01”时Q为“1”，Qf为“0”，即FlFO_RAM的wrreq和rdreq分别为“1”，“0”，FIFO_RAM进入写状态，这时可把A/D采样的数据写入FlFO_RAM中暂存; 当“start”为“1”且RS为“10”时Q为“0”，Qf为“1”，即FIFO_RAM的wrreq和rdreq分别为“0”，“1”， FIFO_RAM进入读状态，此时读时钟变为从单片机进入的读时钟，这时可把FlFO_RAM中的数据读出来送至单片机中，单片机把这些数据进行坐标转换后即可在屏上显示，即构成波形[15]。单片机总体程序流程图如图8。
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