基于SOC技术的等精度频率计设计+源码+流程图(3)
2. EDA及其开发平台简介
2.1 EDA的具体开发流程
图2-1是基于EDA软件的FPGA/CPLD开发流程。
2.1.1 设计输入
设计输入是设计者把电路系统用一定的方式输入到计算机中，在EDA应用平台Quartus Ⅱ上对FPGA/CPLD开发的最初步骤。一般，使用EDA的工具设计输入可分为HDL文本输入和图形输入两种类型。
图形输入包括原理图输入，状态图输入和波形图输入。
HDL文本输入与传统的计算机软件语言编辑输入基本一致。最常用的硬件描述语言
图2-1 应用于FPGA/CPLD的EDA开发流程
VHDL和Verilog HDL等，它们的功能比较强大，属于行为描述语言，能描述和仿真复杂的逻辑设计。
2.1.2 综合
综合就是将设计者在EDA软件平台上编辑输入的HDL文本，原理图或状态图形描述，依据一定的硬件结构和约束条件进行编译、优化、转换和综合，最终获得门级电路甚至是更底层的电路描述网表文件。综合器是能够自动实现上述转换的软件工具。
2.1.3 适配
适配是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM、SOF、POF等格式的文件。
2.1.4 仿真
所谓的仿真就是在编程下载前必须利用EDA的工具把适配所生成的结果进行模拟的测试。仿真的目的是让计算机能够依据一定的算法和一定的仿真库对EDA设计进行模拟的测试，来验证设计的正确性，排除错误。仿真包括时序仿真和功能仿真。
时序仿真，就是接近真实器件运行特性的仿真。仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。
功能仿真，是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原始设计的要求。
2.1.5 编程下载与硬件测试
把适配后生成的下载或文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证。通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方法称为配置。
硬件测试时将含有载入了设计文件的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以便排除错误，改进设计。
2.2 简介NOIS Ⅱ
2.2.1 NOIS Ⅱ 软核处理器及系统
NOIS Ⅱ嵌入式软核处理器是Altera 公司推出第二代片上可编程的软核处理器，它采用哈佛结构、具有32 位指令集的, 其内核的结构框图如图2-2所示。
定制的I/O信号图2-2 NOIS Ⅱ嵌入式软核处理器内核的结构框图
NOIS Ⅱ系列32位RISC 嵌入式软核处理器具有相当大的灵活性,可以在多种系统设置组合中进行选择,达到性能、特性和成本目标。NOIS Ⅱ系列嵌入式处理器是一款采用流水线技术、单指令流的RISC的CPU ,广泛应用于各种嵌入式系统。考虑到性能和成本, 一般情况下采用NOIS Ⅱ标准内核设计。
NOIS Ⅱ软核的系统一般具备以下基本特征: 至少含有嵌入式处理器内核; 具有小容量片内高速RAM 资源;丰富的IP Core 资源可供选择;足够的片上可编程逻辑资源; 处理器\调试接口和FPGA编程接口; NOIS Ⅱ标准嵌入式系统框图如图2-3所示。
图2-3 NOIS Ⅱ标准嵌入式系统框图
3.课题方案选择
3.1 频率测量方案选择
在电子技术中，频率是最基本参数之一，并且与许多电参量的测量方案，测量结果都有密切的联系，因此，频率测量显得更为重要。测量频率有多种方法，其中等精度测量具有精度高、使用方便、测量迅速，以及便于现测量、过程自动化等优点，是频率测量的重要手段之一。普通测频有两种方法，一是直接测频法，二是间接测频法。