基于SOC技术的等精度频率计设计+源码+流程图(6)
待测信号经过时，由D1，D2两个二极管进行限幅，以免电压过大而烧毁。信号经过2N2222进行放大，由74F14对其进行整形，产生的波形为标准方波，方便FPGA进行计数，其电路原理图如图4-1所示。
图4-1 整形放大电路原理图
4.2 标准信号产生模块设计
本设计采用的是Altera公司生产的DE2开发板，在开发板上有50MHz的晶振，我们只需要将晶振的引脚与我们设计的FPGA芯片对应配置就可以了。
4.3 FPGA芯块设片模计
本设计采用的是Altera公司生产的CycloneⅡ系列EP2C35F672C6芯片为核心器件实现高精度计数功能，CycloneⅡ系列器件相比较于Cyclone而言包含了许多新的特征。EP2C35系列芯片有33216个逻辑单元，4个锁相环，475个I/O管脚和205个差分通道，因此功能十分强大。
在FPGA芯片中主要有以下几个模块构成，D型触发器，2个32位计数器，2个锁存器，NOIS Ⅱ软核处理器等。等精度测频原理的预置门信号可以由CPU发出，连接到D型触发器的输入端。计数器1和计数器2是两个32位计数器。标准频率信号，从计数器1的计数输入端输入。经整形后的被测信号，从计数器2的计数输入端输入。计数器的EN输入端与D型触发器的输出端相连，当预置门限信号为高电平（门限时间开始）时，同时被测信号的上升沿到来时，D型触发器工作将输出端置1，同时启动两个计数器计数。当预置门限信号为低电平（门限时间结束）时，同时被测信号的上升沿到来时，D型触发器将输出端置0，同时关闭两个计数器的计数。计数器1和计数器2所计之数通过锁存器进入CPU，经运算处理后送显示模块进行显示即可。FPGA芯片内部框图如图4-2所示。
图4-2 FPGA芯片内部框图
4.3.1 D型触发器的设计
本设计采用的是边沿触发的D触发器，电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态发生错误。而边沿触发器允许在CP触发沿来临前的一瞬间加入输入信号，这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
D型触发器在设计中的作用十分重大，它是等精度的核心。当输入D置1时，输出Q不是马上置1，而是时钟脉冲上升沿到来时才跳变，这时计数器才开始计数。当然，在输入D置0是，输出Q不是马上置0，而是时钟脉冲上升沿到来时才置0。这里的时钟脉冲就是被测信号，因而，就可以保证计数器对被测信号周期的测量是被测信号周期的整数倍，大大减小了误差。
在使用EDA技术对FPGA内部数字电路进行设计中，最大的优点就是可以根据设计的需要，定制相应的器件，对于某些不用的引脚可以不用设计。例如，对于D型触发器而言，一般都有清零和置数端，但在本设计中，清零和置数端是没用的，所以我们便可不用将它设计出来。因此D型触发器的VHDL程序如下。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY d IS
PORT(
d :in std_logic;
clk :in std_logic;
q,qn :out std_logic
);
END d;
ARCHITECTURE rt3 of d IS
BEGIN
PROCESS(clk)
BEGIN
IF(clk'event and clk='1') THEN
q<=d;
qn<=NOT d;
END IF;
END PROCESS;