基于FPGA的高斯白噪声发生器设计与实现仿真+源码(3)
将n(t)的双边功率谱密度S(f)进行傅立叶反变换，得到n(t)的自相关函数为
，-∞＜τ＜+∞ (2)
由式(2)可见，高斯白噪声采样信号在任意两个不同时刻都是统计独立的。但是，从m序列的产生过程可知，线性反馈移位寄存器在每个时钟周期内只移出一个最高位，并给最低位反馈一个值。所以，几个相邻状态之间不是完全独立的，这显然对高斯白噪声任意两个不同时刻采样信号之间的独立性是有一定影响的。所以本设计为了减小相关性要进行非相关性操作，通常的方法是在产生高斯序列后再接一个交织器，从而把高斯序列出现的前后顺序打乱，但是有一个缺点就是建交织器要占用FPGA的硬件资源。并且考虑到m序列的周期为( -1)，第 个值往后都是不断地重复第1个到第( -1)个状态，所以本设计不采用交织器。只要线性反馈移位寄存器每隔r个同步时钟(其中r= ，i为整数)输出一个状态值(即线性反馈移位寄存器变换r个状态输出一次状态值)，那么就能在不改变m序列原有周期的情况下减小相关性，并且硬件资源的消耗也不会增加。但是如果要保证m序列的周期是不变的，一定要是2的幂。
2.2 FIR数字滤波算法描述
m序列功率谱是固定的，那么要使生成的数字噪声序列带宽可调就需要对m序列进行低通滤波器滤波处理，本文采用的是FIR低通数字滤波器。
由Lindeberg定理可知，设有独立随机变量序列{ξ}，且Dξ= ，Eξ=a，k=1,2...,n， ，则：
(3)
此定理证明了由大量微小的、独立的随机因素引起，并积累而成的变量必是一个正态随机变量。FIR滤波器的单位脉冲响应是h(n)， ，输入函数是x(i)，那么输出函数y(i)有卷机和公式可以知为
(4)
从式(4)中知道该算法需要N次相乘，N-1次累加。为使产生的数字噪声序列带宽小于5MHZ，就需要构建这样的低通滤波器，它具有通带阻带转换迅速且窄通带的特性，对此仅增加单级FIR滤波的冲击响应长度n，显然是不能够完成任务的的，对此本文采用了多级FIR滤波，为使得多路多级FIR滤波器能够在常用FPGA平台上实现，本设计对FIR数字滤波模型的算法进行了优化，从而逻辑单元资源可以节省下来，对设计来说是很有必要的。
本设计采用的FIR滤波器，其单位冲击响应h(n)是偶数，且阶数N为奇数，则式子(4)可以化简为
(5)
采用该方法FIR算法中的乘法的次数就减少了一半，总计算量减为(N+1)/2次相乘，N-2次累加，这样FPGA的逻辑单元资源就大大节省了。FIR的滤波的过程实质上是一个延迟后加权相加过程，即滤波输出y(i)是由输入x(i)以及它的前N-1个状态的加权叠加得到[4]。
2.3 DDS算法描述
随着电子技术和数字、模拟集成电路的发展，直接数字频率合成器（Direct Digital Synthesizer，DDS）的优点逐渐体现出来，例如其具有的相对带宽宽、数字转换迅速、高频率分辨率、输出相位之间连续、可以编程以及结构全数字化结构等优点越来越受到人们的关注。
DDS的基本工作原理是根据正弦函数的产生，以相位为横轴，不同的相位对应不同的电源幅度，最后经过滤波，平滑出所需要的频率。图3是DDS的原理框图。
图3 DDS的原理框图