基于FPGA的高斯白噪声发生器设计与实现仿真+源码(5)
3.2 高斯白噪声的功率控制分析
在测量通信设备或通信系统时，为了测量其在不同信噪比下的可靠性，因此需要一个指标来作为测试环境，这个指标也就是要设定一定的信噪比。当有用信号的功率已知后就需要根据信噪比，来求出噪声的功率。
高斯白噪声的均值为零，没有直流分量，那么其功率就只有交流功率，没有直流功率，因此白噪声的平均功率公式为N=2Bn，式中：n为双边功率谱密度，B为等效带宽，一般调整功率的大小是通过改变功率谱密度来实现的，而不改变等效带宽，因为在模拟器中等效带宽是一定的，这就给设计带来了很大方便。
设计中通过分析高斯白噪声的自身特点知道它的方差和功率之间是有一定的联系的。通常情况下，有用信号是固定的，设有用信号功率为 ，噪声功率为 ，噪声方差为D。信噪比的分贝表示形式为SNR。又因为直流功率和交流功率的和是信号的功率，而白噪声的均值为零，即没有直流功率，因此它的功率就只有交流功率，而交流功率就是D，即 。
信噪比 ，所以方差 。
由以上的分析可知，如果要使高斯白噪声的功率得到调整，那么就可以通过调整噪声的方差来实现。在工程设计中高斯分布的方差是一定的，本设计在功率控制单元中，通过改变线性放大器的放大倍数，相当于每个噪声数据都同乘一个系数k，所以经过线性放大器后的高斯白噪声功率为 ，其中 是高斯数据的方差。所以信噪比在给定的的情况下，根据方差的计算公式可以计算出要求的噪声方差，通过调节线性放大器，即改变系数k，就可以得到所需的信噪比。
4. 高斯白噪声发生器的FPGA总体设计
FPGA是可编程逻辑器件，它借助EDA工具，通过软件编程，重构器件的硬件结构和工作方式，就使得硬件设计具有了与软件设计一样的灵活性和便捷性。本设计采用VHDL硬件描述语言并且选用可编程逻辑器件在QuartusⅡ下进行仿真来产生通信系统中的高斯白噪声。
系统中FPGA采用ALTERA公司的CycloneII系列中的EP2C70，该器件增加了DSP模块，延续低成本的特性，并且极大地提高了逻辑容量、PLL、乘法器和I/O的数量，该器件还含有较多的LE单元，M4K的RAM有250个，锁相环4个，还有可供用户设计和调试使用的150个乘法器。高斯白噪声功能框图如图7所示，框图由系统控制单元、功率控制器、数模转换器及m序列发生器和数据调整器单元等组成[7]。
图7 高斯白噪声功能框图
高斯白噪声发生器功能流程如下：功率控制单元接收系统控制单元发出的相应控制信号，噪声的带宽和强度分别由数据调整单元控制，同时还有不同频率的时钟始能信号产生，便于噪声样点速率的调节和控制，同时便于和输入数据速率进行匹配。在FPGA中，完成了产生高斯白噪声大部分的操作，包括m序列发生器(用来产生均匀分布的伪随机码流)，一定的处理单元(用来把m序列发生器产生的伪随机序列变换成高斯随机数) 和数据调整单元。由于在FPGA开发板上，不是支持所有的进制数的，它只支持整数和二进制小数，所以还需要对处理后的高斯随机数进行转换，设计中的数据调整单元就实现了这样的转换功能，它把变换后的高斯随机数转换成二进制小数，从而适合在FPGA上进行传输，并且还适合在数模转换单元D/A上进行传输。在数模转换模块部分，D/A转换器是核心部件，D/A转换器的作用是把由数据调整单元转换产生的二进制小数数据转换成模拟信号，另外系统控制单元还产生了参考时钟，供D/A转换接口使用，便于设计中的各部分在时钟下工作。功率控制单元主要由一个数字电位器和一个线性运算放大器两个组成部件构成。数字电位器与另一个固定电阻的阻值的比值决定了线性放大器的放大倍数。在这个过程中，前面各个单元所生成数据的功率是固定值，所以用户可以通过本单元来实现对于不同等级噪声功率的控制。